继今年稍早宣布投入开发 3D IC 标准后， JEDEC 表示，最快今年12月底或明年一月初，将可公布首个 3D IC 接口标准。

　　在GSA的3D IC工作小组于上周举行的会议中，英特尔(Intel)的Ken Shoemaker介绍了关于 WideIO 内存规格在电子和机械接口方面的细节。

　　JEDEC已开始释出3D IC标准──在2009年11月，该机构便公布了针对采用硅穿孔(TSV)技术的3D芯片堆栈所制定的JEP158标准。而即将问世的WideIO标准，看来似乎可望在SEMI、Sematech和Si2等推动3D IC标准的竞赛中取得领先。

　　业界人士普遍认为，LPDDR2的频宽会在WideIO内存商用化以前便遭市场淘汰。而在此期间，预计LPDDR3 (即LPDDR2的下一代版本)将可支持更高的操作频率，并提供比LPDDR2更低的功耗，以填补此一差距。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的频宽，但其接脚数却与LPDDR2相当。

　　图1：WideIO的市场定位。

　　WideIO是由JEDEC工作小组JC42.6于2008年12月着手开发，主要是针对当前在同一封装中整合逻辑和DRAM，以降低互连电容的3D标准所开发。即将公布的规格定义了最多4个晶粒堆栈而成的内存立方体，可连接逻辑SoC，最大封装尺寸为10x10x1mm。

　　针对WideIO的JC42.6规范了逻辑到内存接口(logic to memory interface, LMI)，是由JEDEC旗下JC42.6 (Low Power DRAM)和JC11两个委员会所共同制定，其中JC11主要负责芯片封装的机械标准部份。在内存逻辑和内存之间的机械接口一般称之为微型圆柱门阵列(Micro Pillar Gate Array, MPGA)链接。

　　至于逻辑和内存之间的互连方式则并未指定，可以是微凸块或微型圆柱(micro pillars)等。该标准还规范了用于测试互连连续性的边界扫描、后组装阶段的直接存取内存测试、内存芯片中的热传感器位置，以及芯片到芯片间接口的精确机械布局等。

　　此一标准并未指定内存到逻辑的互连设计或组装方法。同时无论在内存或逻辑芯片上，也都并未针对TSV的尺寸及位置指定互连的精确位置。另外，内存和逻辑芯片的厚度、组装方法和后组装测试方法也都未指定。